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分析 ムーアの法則が減速を続ける中、多くのチップメーカーは、プロセスの微細化だけでは不可能な、より高い効率と性能を実現するために、高度なパッケージングとチップレット技術に目を向けている。
AMDのInstinct MI300ファミリー アクセラレーター6月に開催されたデータセンターとAIのイベントで発表されたGPUアクセラレータ は、まさにその最新の例である。GPU版チップは、TSMCの2.5Dパッケージング技術により、周辺部にある一連のHBM3モジュールに取り付けられた4つの6nm I/Oチップの上に、3Dパッケージングを使用して8つの5nm CDNA 3 GPUダイを積み重ねる。APUバージョンは、これらのGPUダイのうち2つを、AMDのEpyc Genoaプラットフォームから直接8コアチップのトリオに交換する。
Intelは、CPUとGPUのラインナップ全体で同様のパッケージング技術を採用している。その ポンテ・ベッキオGPUは、EMIBとFoverosパッケージング技術の組み合わせにより、47個のチップレット（インテルは異なるものであることにこだわるため、タイルとも呼ばれる）を1つのアクセラレーターのように動作するパーツに統合している。
「セミコン・ビズのシノプシス副社長John Koeter氏は、マルチ・ダイ・アーキテクチャについて、「80年代後半のRTLと合成の夜明け以来、半導体における最大の変曲点だ。 The Register.
マルチ・ダイ・アーキテクチャは、スケーラビリティやモジュール性など多くの利点をもたらしますが、それ以外にも、メモリをコンピュート・コアの近くに配置できたり、さまざまなコンポーネントに最適化するプロセス技術に対応できたりといった利点があります。例えば、アナログ・コンポーネントはCPUコアと同じようにノードを小型化してもメリットがないため、I/Oダイに古いプロセス技術が使われることは珍しくない。
多くの点で、チップ・パッケージはそれ自体が完全なシステムになりつつある。メモリ・コントローラ、CPU、GPUのようなディスクリート・コンポーネントをマザーボードに分散させるのではなく、すべて一緒にパッケージ化し、低消費電力、高帯域幅のファブリック上で通信することができます。
これは、Universal Chiplet Interconnect Express（UCIe）の背後にある目標の1つです。 コンソーシアムコンソーシアムは、まさにそのための標準インターフェースを開発している。しかし、AMD製GPUをインテル製CPUに接続したり、その逆をしたりすることに興奮しすぎる前に、まず解決しなければならない問題がまだたくさんある、とKoeter氏は言う。
現実を直視せよ
現実には、AMDのMI300やインテルのGPU Maxシリーズのようなマルチ・ダイ・パーツは、今日の半導体設計のごく一部であり、Koeter氏の推定では10％程度に過ぎない。「今日、マルチガイド設計を行っているのは、システム会社か、異なるコンポーネントをすべて所有している半導体会社だ。
言い換えれば、これらの企業は、すべてが連動し、あるコンポーネントが予期せぬ結果をもたらさないように、各コンポーネントを調整することができる。インテルやAMDをはじめとする大手チップメーカーがこのような事態を回避できる一方で、企業がさまざまなベンダーからコンポーネントを選択できるチップレット市場を確立することで、この頭痛の種を回避したいと考える企業もある。
現在、マルチ・ダイ・アプリケーションの大半は、高性能コンピューティング、AI、ネットワーキングが中心だが、新たなユースケースの出現に伴い、今後2、3年で急速に変化するとKoeter氏は予想している。自動車業界によるマルチ・ダイ・アーキテクチャの採用は、同氏が特に楽観視している分野のひとつである。
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それが実現する前に、業界全体としていくつかのハードルを乗り越えなければならない、とコータ氏は言う。”1つの課題は、単にすべての異なるコンポーネントを記述する共通言語を持つことである。”
そして、これらのコンポーネントを何と呼び、何をするべきかについて全員が合意できたとしても、チップレットが意図したとおりに機能しない状況に遭遇する可能性はある。
「とKoeter氏は言う。「つまり、既知の良いダイを入手し、それをこのパッケージに統合したところ、突然正しく動作しなくなったということです。「誰がその責任を負うのですか？
チップレット、その製造方法、あるいはパッケージへの組み込み方法に問題がある可能性がある、と彼は説明した。さらに悪いことに、これらのプロセスのどれかに欠陥があっても、すぐには明らかにならないことがある。
「パッケージに複数のダイが詰め込まれている場合、テスト中の歩留まりや信頼性だけでなく、フィールド展開中の信頼性にも注目する必要があります。「そして、それがフィールドで故障になる前に、そうしてもらいたいのです。
これは、マルチ・ダイ設計のための新しいテストとデバッグ機能を開発することを意味する。シノプシスがすでに取り組んでいることは意外に知られていないし、他の企業も取り組んでいる。
また、克服すべき技術的課題にも事欠かない。Koeter氏によると、より差し迫った課題の1つはメモリ・コヒーレンシーである。チップレット・アーキテクチャーをフルに活用するには、チップ間の不要なコピーを防ぐため、同じキャッシュとメモリーをアドレスできるようにする必要がある。
これは、先に述べたUCIeが対処しようとしている問題の1つである。この業界団体は、ヘテロジニアス・チップレット・アーキテクチャ用のCompute Express Linkをベースにしたオープン・インターフェース規格を開発しています。つまり、チップレットが以下のような目的で使用できる共通言語です。 互いに話す.
Open Compute Projectも、Bunch of Wiresと呼ばれる同様のインターコネクト規格を模索している。しかし、UCIeほどの人気はなさそうだ。UCIeはすでに、AMD、Arm、Qualcomm、Intel、Synopsysといった大手チップメーカーから支持を得ている。
ヘテロジニアス・チップレット設計の可能性だけでなく一般化に向けて前進はしているが、Koeter氏によれば、本格的な準備が整うまでにはまだ時間がかかるという。
「真のチップレット市場が現実のものとなるのは、おそらく数年先のことでしょう。「しかし、私は、業界全体の問題であり、解決しなければならない現実的な問題があると思います。®
